職位描述
1、熟練掌握Verilog/System Verilog編程語言;
2、熟練掌握至少一種腳本語言;
3、熟練使用至少一種仿真工具如NCsim、VCS等;
4、熟悉Linux系統,熟練運用Linux系統辦公;
5、熟悉數字集成電路研發流程;
6、熟悉至少一種總線協議;
7、可獨立搭建IP級UVM驗證平臺。
要求
1、至少能連續實習半年及以上;
2、具有系統級/子系統級集成VIP平臺的經驗優先;
具有系統級/子系統級sequence開發的經驗優先;
3、具有門仿及帶延遲門仿驗證經驗優先;
4、具有PCIe/ETH/處理器/H.264/H.265/MIPI/JPEG/EDP/VGA/SDIO/DMA/IIC/SPI等IP驗證經驗的優先。