職位描述
Verilog HDLSystem Verilog電子/半導體/集成電路
崗位內容： 1. 設計數字電路和FPGA原型，包括架構設計、算法添加和IP集成。 2. 編寫Verilog HDL代碼進行仿真、綜合和布局布線。 3. 完成FPGA驗證測試，并對設計問題進行排查修復。 4. 參與產品級FPGA設計規格書的制定和執行。 任職要求： 1. 具有數字電路設計和FPGA開發經驗。 2. 熟練掌握HDL編程語言（如Verilog、VHDL）。 3. 熟悉數字信號處理和可編程邏輯器件。 4. 熟練使用EDA工具，例如Quartus、Vivado等。 5. 具備良好的溝通與團隊協作能力以及問題解決能力。
具有接收卡fpga設計經驗優先
工作地點
鄭州中原區河南省國家大學科技園
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職位發布者
李志杰/人事經理
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