崗位職責:
1、和設計師密切合作,了解被測設計,制定測試方案和測試計劃;
2、應用UVM開發和維護芯片級和模塊級驗證環境,編寫testcase;
3、和設計工程師合作,執行白盒驗證、灰盒驗證、后仿真;
任職要求:
1、掌握數字電路設計基礎知識和同步電路設計基礎知識;
2、精通System Verilog,有UVM經驗者優先;
3、熟練掌握perl等腳本語言;
4、熟悉Verilog語言,熟悉RTL時序,能看懂Verilog代碼。
職位福利:五險一金、補充醫療保險、定期體檢、工作居住證、績效獎金、帶薪年假、彈性工作